SK Hynix wkracza w erę 3D. Przełomowe technologie integrowania pamięci HBM4 zaprezentowane na Hot Chips 2026

Podczas trwającej właśnie konferencji Hot Chips 2026, wiceprezes ds. inżynierii integrowania chipów w SK Hynix, Jaesik Lee, przedstawił ambitne plany firmy dotyczące przyszłości pamięci High-Bandwidth Memory.

Prezentacja zatytułowana „Advanced Packaging for High-Bandwidth Memory” rzuciła nowe światło na to, jak koreański gigant zamierza poradzić sobie z rosnącymi wymaganiami rynkowymi, związanymi przede wszystkim z boomem na sprzęt do obsługi sztucznej inteligencji. Obecnie standardem są stosy składające się z maksymalnie 16 warstw (16-Hi) bazujące na technologii HBM3E, jednak przyszłość leży w jeszcze bardziej złożonych konstrukcjach i ostatecznym przejściu do pełnego, trójwymiarowego (3D) integrowania układów logicznych.

Zgodnie z ujawnioną mapą drogową, nadchodząca generacja pamięci HBM4 ma zaoferować potężny skok wydajnościowy, pociągając za sobą konieczność zastosowania nowych technik łączenia kości. Układanie coraz większej liczby chipów w jednym pionowym stosie rodzi ogromne wyzwania związane z odprowadzaniem ciepła oraz poborem prądu. Właśnie dlatego inżynierowie SK Hynix wkrótce zaczną sięgać po innowacyjne metody, wykraczające poza obecnie zoptymalizowany proces Advanced MR-MUF.

Rozwiązaniem problemów z barierą 16 warstw ma być między innymi technologia Hybrid Bonding (pozwalająca na tworzenie gęstszych połączeń). Co ciekawe, na slajdach koncepcyjnych dotyczących systemów pakowania 2.5D obok autorskich technologii od TSMC (CoWoS-L, CoWoS-R, CoWoS-S) pojawiła się też technologia EMIB rozwijana przez Intela. Stanowi to mocną poszlakę uwiarygadniającą niedawne plotki o możliwym powołaniu joint venture między amerykańskim Intelem a SK Hynix w segmencie zaawansowanych pamięci.

Podstawowe parametry i docelowa specyfikacja nadchodzących modułów HBM4 prezentują się następująco:

• Przepustowość przekraczająca 2 TB/s.
• Zmniejszenie zużycia energii o ponad 40%.
• Pojemność dochodząca do 48 GB na pojedynczy stos układów.
• Zastosowanie ponad 20 000 mikroskopijnych połączeń TSV (Through-Silicon Via).
• Wymiary pakietu wynoszące 12,8 x 11 mm z zachowaniem maksymalnej grubości elementu na poziomie 775 mikrometrów.
• Poprawa rezystancji termicznej o minimum 14% w stosunku do starszej generacji HBM3E.

Wyższa gęstość układów i znacznie mniejszy fizyczny rozstaw styków potęgują problem oddawania ciepła. Aby zoptymalizować chłodzenie, firma pracuje nad własnym systemem redukcji lokalnych punktów ciepła o nazwie I-HBM. Funkcjonuje on na zbliżonej zasadzie co rozwiązanie Heat Path Block od konkurencyjnego Samsunga. Bezpośrednio w obszarze fizycznego łączenia, gdzie generowane są najwyższe temperatury podczas przesyłu danych, wbudowywany jest specjalny, izolujący elektrycznie materiał o skrajnie wysokiej przewodności cieplnej. Wdrożenie tego dedykowanego "korytarza termicznego" ma zagwarantować obniżenie rezystancji termicznej o dodatkowe 30%, co przy tak gęstym upakowaniu rdzeni TSV jest niezbędne dla utrzymania stabilności pracy.

Docelowym etapem rozwoju, na który z optymizmem patrzy cała branża, jest jednak pełna integracja przestrzenna 3D. W niedalekiej przyszłości producenci chcą zrezygnować z płaskiego rozkładania osobnych chipów na wspólnej płycie krzemowej. Ostatecznie całe pakiety pamięci HBM mają być łączone warstwowo i umieszczane bezpośrednio nad krzemem procesora obliczeniowego (np. potężnego akceleratora graficznego). Tak zwarta architektura radykalnie skróci drogę pokonywaną przez impulsy elektryczne, gwarantując jeszcze niższe opóźnienia, potężną redukcję oporu oraz gigantyczne oszczędności miejsca w projektowaniu nadchodzących superkomputerów.